世界最先端の半導体研究機関であるimecは、ベルギーのアントワープで開催されたFuture Summitイベントにおいて、1nm以下のシリコンとトランジスタのロードマップを公開しました。このロードマップは、同社がTSMC、Intel、Samsung、ASMLといった業界大手企業と共同で自社の研究所で研究開発する、次世代の主要なプロセスノードとトランジスタアーキテクチャの2036年までのタイムラインを大まかに示しています。
このロードマップには、3nmまで続く標準的なFinFETトランジスタから、2nmとA7（7オングストローム）の新しいGate All Around（GAA）ナノシートとフォークシート設計へと進化する画期的なトランジスタ設計が含まれており、さらにA5とA2ではCFETや原子チャネルといった画期的な設計が続く。ちなみに、10オングストロームは1nmに相当するため、Imecのロードマップは1nm未満のプロセスノードを網羅している。
問題の定義
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ノードが進歩し、コストが急騰し、特に機械学習向けのコンピューティング能力の需要が非線形に増加するにつれて、業界はますます多くの課題に直面しています。
imecは、ムーアの法則が提唱されてから52年経った今でも健在であると確信していますが、この法則の経済的側面、つまりトランジスタあたりのコストが時間の経過とともに低下するという側面には当てはまらないと考えています。実際、前述のように、設計ルールの複雑化と設計サイクルの長期化により、チップ設計コストは急騰しており、トランジスタあたりのコスト上昇の一因となっています。さらに、シングルスレッドのパフォーマンス向上は、1990年代後半から2000年代初頭にかけての年間50%という輝かしい時代から、年間約5%へと鈍化しています。
しかし、密度や経済性を考慮しなければ、ムーアの法則は概ね2年ごとにトランジスタ数が倍増するという軌道を描いています。1140億個のトランジスタを搭載したAppleのM1 Ultraは、この水準をはるかに超えています。シングルスレッド性能の向上が鈍化する中で、GPUのようなドメイン特化型コンピューティングデバイス（特定のタスクに特化したプロセッサ）の台頭が見られました。これらのデバイスは通常、高度に並列化されているため、電力効率と面積効率がより急速に向上します。
Imecは、これまではムーアの法則の遵守による性能向上とほぼ一致し、コンピューティング能力の需要は2年ごとに倍増していたものの、機械学習／AIに必要なコンピューティング能力はおよそ6ヶ月ごとに倍増していると指摘しています。これは厄介な問題であり、トランジスタ数を倍増させ続けても、このペースに追いつくことはできません。Imecは、次元スケーリング（高密度化とパッケージング技術の向上を含む）、新素材とデバイスアーキテクチャ、そしてシステム技術協調最適化（SCTO）という3本柱のソリューションによって、業界を軌道に乗せることができると考えています。
Imecのトランジスタと1nm未満のプロセスノードのロードマップ
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最初のステップは、次世代ツールの導入です。現在の第4世代EUVリソグラフィー装置のアパーチャサイズは0.33インチであるため、チップメーカーは2nm以降の微細パターンを形成するために、マルチパターニング技術（1層あたり複数回の露光）を使用する必要があります。1層を形成するためにウェハに2回「印刷」する必要があるため、欠陥が発生する可能性が高くなります。その結果、歩留まりが低下し、サイクルタイム（製造サイクル）が長くなり、コスト増加につながります。
次世代の高NAモデル（第5世代）は、開口数0.55です。この高精度化により、1回の露光でさらに微細な構造を作製できるようになり、設計の複雑さが軽減され、歩留まり、サイクルタイム（1時間あたり200枚以上のウェーハ）、そしてコストが向上します。ImecとASMLは、これらのツールが2026年頃に量産開始されると見込んでいます。最初の4億ドル規模の高NAツールは、2023年上半期にASMLで完成する予定です。ImecはASML施設内のテストラボで作業を行い、チップメーカーによる装置へのアクセスを迅速化します。これは初めての試みです（ASMLは通常、ツールをImecのファブに出荷しています）。
インテルは、2025年に正式に納入が予定されている高NA EUVツール、Twinscan EXE:5200を受け取る最初の企業となります。
上記アルバムの2枚目のスライドは、さらなる高密度化と、願わくば性能向上も実現するであろう新しいタイプのトランジスタのロードマップを示しています。Gate All Around（GAA）/ナノシートトランジスタは2024年に2nmノードでデビューし、今日の最先端チップを駆動するFinFETに取って代わります。IntelのクアッドシートRibbonFETなど、このトランジスタ技術の様々なバリエーションを組み込んだ発表が既に複数のチップメーカーから行われています。
念のため、10オングストローム（A）は1nmに相当します。つまり、A14は1.4nm、A10は1nmとなり、2030年頃にはA7でサブ1nm時代を迎えます。しかし、プロセスノードの命名規則は、物理的な測定値に結びついた指標というより、チップメーカーのマーケティング戦略のようなものになってしまっています。現実の世界では、トランジスタ密度、ピーク性能、ワットあたりの性能、ロジック/回路の種類の違い、SRAMの密度など、プロセスノードの経済性と性能に影響を与える要因は数多くあります。imecのチャートでは、メタルピッチとポリピッチを標準命名規則と組み合わせて、他の重要な指標をいくつか提供しています。ASMLのスライド（上記アルバムの最後から2番目）でもトランジスタ密度の測定値を見ることができます。
Imecは、GAA/ナノシートトランジスタとフォークシートトランジスタ（最も基本的なレベルではGAAの高密度版）がA7ノードまで持続すると予想しています。相補型FET（CFET）トランジスタは2032年頃に登場し、フットプリントがさらに縮小されるため、より高密度な標準セルライブラリが可能になります。最終的には、原子チャネルを備えたCFETのバージョンが登場し、性能とスケーラビリティがさらに向上するでしょう。
最後の2枚のスライド（ASMLがイベントで発表したもの）でご覧いただけるように、標準的なDUVでは100MTr/mm^2（平方ミリメートルあたりのメガトランジスタ数、密度の単位）を実現していましたが、現在の0.33NAでは約500MTr/mm^2まで到達すると予想されています。これを約1000MTr/mm^2まで引き上げるには、今後登場する2nmの高NAマシンが必要となり、マルチパターニングによってさらにそのレベルに達する可能性も考えられます。
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Imec の BEOL「スケーリングブースター」ロードマップ
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トランジスタの密度と性能特性をさらに向上させるには、バックエンド・オブ・ライン（BEOL）プロセスの強化も必要です。BEOL工程では、トランジスタ間の配線に重点が置かれ、通信（信号）と電力供給の両方を可能にします。
Imec では、これらの二次的な密度向上技術を「スケーリング ブースター」と呼んでいます。これは、これらの技術がトランジスタのサイズや配置とは直接関係していないにもかかわらず、トランジスタの密度とパフォーマンスの向上に貢献するからです。
裏面電源分配は、チップの裏面に電力を供給する重要な進歩であり、IntelはすでにPowerVIAと呼ばれる独自の技術を発表しています。この技術は、トランジスタへのすべての電力をトランジスタの裏面から直接トランジスタに供給することで、データ伝送用の相互接続部は従来の反対側の位置に維持しながら、トランジスタの裏面への電力供給を分割します。
電源回路とデータ伝送用インターコネクトを分離することで電圧降下特性が改善され、トランジスタのスイッチング速度が向上すると同時に、チップ上面における信号配線の高密度化が可能になります。信号配線も簡素化され、配線抵抗と容量を低減しながら高速化できるため、メリットがあります。Imecは、裏面電源供給があらゆる最先端チップに普及すると確信しており、この技術に5年間取り組んできました。そして、独自の特許取得済み裏面電源供給技術を開発しました。
当然のことながら、裏面からの電力供給では熱が問題になる可能性があります。トランジスタはシリコン側に金属層を配置し、通常は熱を放散するからです。しかし、imecによると、使用されている金属（現在は銅）は放熱性に優れているため、影響を軽減できるとのことです。ただし、この技術を採用するには、設計上の考慮が必要になるでしょう。
ロードマップ上の更なる改良点には、相互接続のための直接金属エッチング技術と、エアギャップを備えた自己整合ビアが含まれます。電力供給と通信を可能にする微細配線である相互接続は、微細化における最大の障壁の一つとなっています。この問題は時間とともにさらに顕著になり、これらの配線の幅はわずか数原子の厚さに抑えられる必要があります。imecは銅に代わる新しい金属の研究も行っており、グラフェンもその候補の一つです。
Imecは、3Dインターコネクトや2.5Dチップレット実装といったシステム技術協調最適化（SCTO）技術の研究も行っています。3Dチップ設計向けの電子設計自動化（EDA）ソフトウェアの不足が、業界における普及を阻む主な要因となっています。ImecはCadence社と協力し、3D設計プロセスを簡素化する高度なソフトウェアの開発に取り組んでいます。
2030年以降のさらに広い視野に目を向けると、imecはシリコンに代わる新素材の出現と2次元原子チャネルの出現を想定しています。また、業界が量子コンピューティングへと確実に移行していく中で、磁気ゲートが代替手段として登場する可能性もあると考えています。
ポール・アルコーンはTom's Hardware USの編集長です。CPU、ストレージ、エンタープライズハードウェアに関するニュースやレビューも執筆しています。
