インテルの14nmノードとBroadwellコア
Intelがプロセッサのアップデートに踏み切る手順は、CPU業界に詳しい人なら誰もが知っている、よく知られた手順です。これは同社の「ティック・トック」戦略と呼ばれ、ティック（刻み）はより小さなダイにより多くのトランジスタを詰め込むノード縮小を表し、その後に続くトック（刻み）はアーキテクチャの大幅なアップデートを表します。これは約1年半の周期で繰り返されます。昨年の22nm Haswellプロセッサはトック（刻み）でした。つまり、次のティック（刻み）は急速に近づいています。基本的にはHaswellのダイを14nmに縮小するものであり、このティックはBroadwellと呼ばれます。
14nmノード：第2世代FinFET
プロセスノードの数値指定は、特定の寸法（例えば22nmノードや14nmノード）を指していると推測するのは理にかなっているように思えるかもしれません。初期の世代では、測定値はトランジスタの最小部分（通常はゲート）に対応していましたが、現代の命名法ではこの関係はもはや存在しません。
今日のノードは、前世代のノードと比較した平均的な物理スケールを示すために設計された理論的な表現にちなんで命名されています。例えば、Intelの22nmノードと14nmノードを比較すると、トランジスタのフィンピッチ（フィン間のスペース）は60nmから42nmに、トランジスタのゲートピッチ（隣接するゲートのエッジ間のスペース）は90nmから70nmに、インターコネクトピッチ（相互接続層間の最小スペース）は80nmから52nmに縮小されています。22nmノードで108平方ナノメートルの面積を占めるSRAMメモリセルは、14nmノードでは59nm 2に縮小されます。
これらの寸法は、トランジスタのフィンピッチの0.70倍からSRAMメモリセル面積の0.54倍までの範囲でスケーリングされます。22という数字に0.64倍を掛けると約14になります。つまり、Intelが14nmプロセスノードに適切な数値を割り当てたと言えるでしょう。実際、Broadwell-Yダイの面積はHaswell-Yダイよりも約63%小さくなっています。
インテルの22nmノードは、同社の第1世代FinFET（トライゲートとも呼ばれる）トランジスタ設計です。新しい14nmプロセスは、フィンピッチを狭くすることで密度を向上させた、インテルの第2世代FinFETです。これと、より高く薄いフィンを組み合わせることで、駆動電流の増加とトランジスタ性能の向上が実現します。トランジスタあたりのフィンの数は3枚から2枚に削減され、これも密度の向上と静電容量の低減に寄与しています。
Intelの競合他社は現在、MOSFETからFinFETトランジスタ設計に移行しているが、同社はロジック領域のスケーリングに関しては競争優位性があると主張している。TSMCとIBMアライアンスから公開された情報に基づき、スケーリングの公式（ゲートピッチ×メタルピッチ）を使用したIntelは、TSMCの次期16nmノードでは20nmと比べてロジック領域のスケーリング改善は見られず、競合他社は今後2世代で大きく遅れをとると主張している。もちろん、この公式は1つの指標に過ぎないが、来年実装されたTSMCの16nmノードがどのように機能するかは興味深い。また、10nm未満では物理法則が乗り越えられない障壁にならないかという疑問も残る。そうなると、競合他社がIntelに追いつく時間的余裕ができるかもしれない。とはいえ、ムーアの法則は今のところ衰えることなく続いているようだ。
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歩留まりについて簡単に触れておきましょう。このトピックに関して完全に透明性のある情報を提供する半導体企業は存在しませんが、Intelはいくつかの情報を提供しました。Intelは、22nmプロセスが過去数世代のノードの中で最も高い歩留まりを生み出し、14nm Broadwell SoCの歩留まりは健全な範囲にあり、明るい方向に向かっていると述べました。最初の製品は認定済みで現在量産中で、2014年末の発売が予定されています。
これらすべてのポイントは、リーク電流、消費電力、トランジスタあたりのコストが削減され、性能とワットあたりの性能が前世代ノードと比較して向上していることです。前述の通り、これらはどれも驚くべきことではありませんが、常に歓迎すべき変化であり、特に新しい利用モデルを可能にする場合はなおさらです。これは、Intelが14nmノードで実際に出荷する製品を検討する際に重要になります。その製品の一つが、Intelが最も多くの詳細を公開した次世代モバイルチップであるBroadwell-Yです。これについては次のページで詳しく説明しますが、まずはBroadwellベースのすべてのプロセッサに適用される一般的なアーキテクチャの改善について考えてみましょう。
ブロードウェル統合コア
Intelは、BroadwellはHaswellと比較して少なくとも5%のIPC向上を誇ると主張しています。これはわずかな差ですが、これはプロセス改善によるものであり、新しいアーキテクチャの変更ではないことを考えると、それほど驚くべきことではありません。
そのため、これらの改善は主に既存リソースの強化によるものであり、再設計によるものではありません。14nmノードの密度向上は、Intelがトランジスタを追加する余裕が生まれるほどの成功を収め、実際にトランジスタを追加しています。アウトオブオーダー・スケジューラの大型化（Intelはサイズの違いを明示していません）により、ストアからロードへの転送速度が向上しています。L2トランスレーション・ルックアサイド・バッファ（TLB）は1kエントリから1.5kエントリに増加し、新たに1GB/16エントリのL2ページが追加されました。また、TLBページミスハンドラが2つ追加され、ページウォークを並列実行できるようになりました。
浮動小数点乗算器の効率が大幅に向上し、Haswellでは5クロックサイクルかかる処理を3クロックサイクルで実行できるようになりました。Broadwellは基数1,024の除算器も搭載しており、ベクトルギャザー演算の実行速度が速いと言われています。Intelは、分岐予測とリターンも改善されていると主張しています。
これらの一般的な領域に加えて、いくつかの特定の機能もターゲットとされました。暗号化アクセラレーション命令の改良と、仮想化ラウンドトリップの高速化です。もちろん、消費電力の削減はIntelの優先事項の上位にあり、同社は最小限の電力コストでパフォーマンスを向上させる機能にのみトランジスタを投入したと主張しています。次のページでは、IntelがBroadwellに実装したパワーゲーティングと効率最適化のいくつかについて詳しく説明します。
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ドン・ウォリグロスキーは、Tom's Hardwareの元シニアハードウェアエディターです。CPU、GPU、システム構築、新興技術など、PCハードウェアに関する幅広いトピックをカバーしています。
