全く新しい製造技術の開拓、研究開発サイクルが長期化する中、ファウンドリは顧客の要件を満たすために、ノードの改良版を導入する必要に迫られています。TSMCは木曜日、今後3年間で最先端チップの製造に使用されるN3（3nmクラス）製造プロセスファミリーを正式に発表しました。N3の主要機能の一つであるFinFlexテクノロジーは、チップ設計者に性能、消費電力、ダイサイズを最適化するための新たな方法を提供します。
5つの3nmノード
TSMCが発表した通り、同社は今年後半に独自のN3ノードでチップの製造を開始する予定です。このプロセス技術は、主にモバイルおよび高性能コンピューティング（ASIC、CPU、GPUなど）業界のアーリーアダプター向けに設計されています。これらの業界は高価なチップ（または高価なデバイス向けチップ）を開発し、あらゆる性能、消費電力、面積（PPA）の改善の恩恵を受け、その対価を支払う意思があります。
従来のN3ノードはプロセスウィンドウが比較的狭いため、特定のアプリケーションでは予想よりも歩留まりが低下する可能性があります。そのため、TSMCはN3Eノードを準備しています。このノードはプロセスウィンドウを改善し（ひいては歩留まりも向上）、N5と比較してパフォーマンスを18%向上（消費電力と複雑さは同じ）し、消費電力を34%削減（速度とトランジスタ数は同じ）します。N3Eは基本的に、より高速でエネルギー効率の高いチップを実現しますが、トランジスタ密度はわずかに低くなります。N3Eは今後数週間以内にリスク生産に入り、2023年半ばにはHVM（Human VM）対応が完了する予定です。
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| 行0 - セル0 | N3E対N5 | N3対N5 |
| 同じ電力で速度向上 | +18% | +10%～15% |
| 同じ速度での電力削減 | -34% | -25%～-30% |
| ロジック密度 | 1.7倍 | 1.6倍 |
| HVM スタート | 2023年第2四半期/第3四半期 | 2022年下半期 |
TSMCは今後、CPUなどの高クロックを必要とするアプリケーション向けに性能強化されたN3Pプロセス技術を、AIアクセラレータ、GPU、ASICなどのトランジスタ数増加がメリットとなるチップ向けにトランジスタ密度を最適化したN3Sプロセス技術を導入する予定です。これらのノードは2024年に提供開始予定です。一方、2025年には、極めて高い電圧と高い駆動電流をサポートし、プロセッサなどの超高性能チップを実現する特殊なノードであるN3XをTSMCは投入する予定です。N3Xは、電力供給を改善するために強化されたバックエンドオブライン（BEOL）を提供すると思われますが、これはあくまで推測の域を出ません。
究極の柔軟性
TSMCのN3を他のファウンドリノードと差別化する要素の一つは、同社のFinFlexテクノロジーです。FinFlexにより、チップ開発者は性能、消費電力、面積を非常にきめ細かくバランスさせることが可能になります。
システムオンチップ（SoC）を設計する場合、今日の開発者はSoC内のブロックごとに1つのライブラリ／トランジスタタイプを選択する必要があります。例えば、ダイサイズと消費電力を削減したい場合はダブルゲート・シングルフィン（2-1）FinFETを使用できます。性能、面積、消費電力のバランスを取りたい場合はデュアルゲート・デュアルフィン（2-2）トランジスタを選択できます。また、性能を最大限に高めたい場合はトリプルゲート・デュアルフィン（3-2）FinFETを選択できますが、消費電力とダイサイズは増加します。これはすべてのケースに最適というわけではありません。そこでN3とFinFlexを活用することで、SoC設計者は各SoCブロック内で異なる種類のFinFETを組み合わせることができます。これにより、経験豊富な開発チームは、目標達成のために独自のPPAバランスを実現する独自の構成を作成できます。
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FinFlexは、カスタマイズ／最適化されたノードや専用ライブラリの代替品ではありません。ノードとライブラリには、FinFET構成の違いだけでなく、はるかに多くの機能が含まれているからです。しかし、FinFlexは今後、特に電力、性能、コストの最適化に役立つでしょう。TSMCによると、FinFlexは同社の電子設計自動化（EDA）パートナーによってサポートされているため、この機能の活用は比較的容易です。一方、AI対応EDAツールがFinFlexをサポートすれば、FinFlexの有用性はさらに高まるでしょう。
実のところ、昔ながらのCPU開発者は、性能を最大化するためにトランジスタレベルで設計を調整していましたが、マイクロプロセッサが非常に複雑になった数年前に、この手法は放棄されました。FinFlexが主要なEDAプログラムでサポートされていることで、チップ開発者は独自のFinFET構成を使用して独自の最適化を導入し、設計目標を達成することが容易になります。
トランジスタ構成を調整することで、高性能化、低消費電力化、そして面積の最適化を実現することは、ゲート・オールアラウンド（GAA）トランジスタが設計上サポートしている機能です。ブロック内で異なるFinFETを混在させることで、TSMCのN3の競争力を高めることができます。
アントン・シロフはTom's Hardwareの寄稿ライターです。過去数十年にわたり、CPUやGPUからスーパーコンピュータ、最新のプロセス技術や最新の製造ツールからハイテク業界のトレンドまで、あらゆる分野をカバーしてきました。
