IntelはArchitecture Day 2020で目まぐるしいほどの発表を行いました（詳細はこちら）。しかし、Willow Coveコアとそれに付随するXe LPグラフィックスを搭載した新しいTiger Lakeアーキテクチャに関する発表は、おそらく最も興味深いものと言えるでしょう。特に、これらのプロセッサは2020年末までに新型ノートPCに搭載され、AMDのRyzen Mobileプロセッサに対抗することになるからです。AMDが高性能ノートPC市場への進出を続ける一方で、ローエンド市場でもシェアを奪いつつある中、Intelにとってこれは切実に必要とされている対抗手段と言えるでしょう。
そして、少なくとも遠くから見ると、Tiger Lakeは強力なライバルのように見えます。Intelの発表では実際に出荷されるシリコンの仕様は明らかにされていませんが、アーキテクチャ設計は確かに期待できそうです。新しいTiger Lakeチップには、改良された10nm SuperFinトランジスタ技術、Ice Lakeよりも高い周波数、パフォーマンス向上のために再調整されたキャッシュ階層、デュアルリングバスファブリック、新しいセキュリティ強化、将来的なLPDDR5-5400（現時点ではLP4x-4267）のサポート、PCIe 4.0インターフェース、Xe LP（低電力）グラフィックスなど、数多くの改良が盛り込まれています。
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10nm SuperFinトランジスタには、インテルが画期的技術と呼ぶ技術が搭載されています。これには、配線抵抗を30%低減する新しい薄いバリア、トランジスタがより高い電流を駆動できるようにゲートピッチを改善、抵抗を低減して歪みを改善する強化されたソース/ドレイン素子が含まれます。インテルはまた、容量を5倍に増加させるSuper MIMコンデンサも追加し、vDroopの低減に貢献しています。
新しい10nm SuperFinトランジスタについては、より詳細な分析を行う独自の記事を掲載する価値があります（詳細はこちら）。重要なのは、Intelが通常、ノード内「+」リビジョンのシリーズ全体から期待されるのと同等の性能向上を、たった1回のイテレーションで実現できると述べている点です。実際、Intelはこれらのトランジスタが、同社史上最大の単一ノード内改善を実現したと主張しています。これらの変更は密度には影響を与えませんが、性能には大きな影響を与えます。
これらのプロセス改善を目の当たりにしたIntelは、Tiger Lakeチップに搭載されているWillow Coveマイクロアーキテクチャに着目しました。Intelによると、サイクルあたりの命令数（IPC）スループットを向上させるための抜本的なマイクロアーキテクチャ変更を行う代わりに、既存のSunny Coveアーキテクチャの回路をより高いクロック速度で動作するように調整することに注力しました。ちなみに、IntelはSunny Coveアーキテクチャを「より深く、より広く、よりスマートに」という理念に基づいて設計し、Skylakeアーキテクチャと比較して最大15%から18%のIPCパフォーマンス向上を実現しました。
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IntelはWillow CoveでIPCが「ある程度」向上したと述べているものの、パフォーマンス向上の大部分は低消費電力でクロック速度を向上させるチューニングによるものだとしています。これにより、これらのチップが想定されている10～30Wのノートパソコンでは、コアあたりのパフォーマンスが向上し、バッテリー駆動時間も長くなるはずです（少なくとも現時点では、将来的には45W、あるいはそれ以上のモデルが登場する可能性があります）。
全体的に見て、Tiger Lakeの性能向上の大部分は、10nm SuperFinトランジスタのダイナミック周波数範囲の拡大によるものです。新しいトランジスタは、任意の電圧でより高いクロック速度を提供し、任意の周波数でより低い電圧で動作できます。トランジスタはまた、VminからVmax（最小/最大電圧）までのダイナミックレンジが広く、Vmaxはオリジナルの10nmトランジスタよりも広くなっています。Intelは、トランジスタのダイナミックレンジを最大限に活用するようにアーキテクチャを調整することで、Tiger Lakeは熱的に制約のない使用ではより高い最大周波数を提供し、TDP制限のある環境ではより高速で効率的であると主張しています。Intelによると、これらのチューニングの集大成は、Ice LakeのSunny Coveコアに対して、世代を超えたパフォーマンス向上をもたらすとのことです。
ウェブブラウザは、コアあたりのパフォーマンスに大きく依存する、スレッド数が少ないワークロードの典型的な例の一つです。Intelは、WebXPRT3ベンチマークをTiger Lakeで実行したデモを、前世代のIce Lakeチップに搭載されていたSunny Coveコアよりも高い周波数と低い消費電力の両方で実施しました。Intelは、これらの測定にはシステム内で最もブースト性能の高い単一のコアのみが含まれていることを確認しました。つまり、Intelが言うように同じ消費電力で発生したパフォーマンスの向上の一部は、以下で概説するように、より適切な電力バランスを可能にする他の省電力対策によるものである可能性があります。
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Intel は、最近の数回のアーキテクチャのアップグレードでキャッシュ トポロジを着実に変更してきましたが、また別の「バランス調整」の取り組みとして、Willow Cove に移行する際に Sunny Cove の設計が変更されています。Sunny Cove では、L1-D キャッシュがコアあたり 32KB から 48KB にやや大幅に改善され、L2 キャッシュがコアあたり 512KB に倍増しました。ただし、Sunny Cove は、Skylake と同じコアあたり 2MB の包括的 L3 キャッシュ スキームを維持しました。Intel は、Willow Cove でこれを 50% 増加して 4MB にし、キャッシュを包括的から非包括的に変更しました。より大きな L3 キャッシュは、キャッシュ ヒット率を改善するためにより多くのワーキング セットを保持できますが、Intel は、より大きな非包括的キャッシュにも L2 キャッシュに格納されているデータのすべてまたは一部が含まれるかどうかについては詳しく説明していません。実質的な効果は、製品に応じて（コア数に基づいて）チップあたり 12MB ～ 24MB の L3 キャッシュの増加です。
Intelはメモリサブシステムも強化し、スケジューリング効率を向上させるためにキューを深くし、DDR4-3200とLPDDR4-4267をサポートするセカンドメモリコントローラを搭載しました。しかし、将来的にはLPDDR5-5400までサポートできるようアーキテクチャ上の対策も講じています。Sunny Coveのメモリバス幅はIce Lakeと同じ128ビットですが、Intelは32ビット幅のクアッドチャネルDDR4コントローラから16ビット幅のオクトチャネルコントローラに変更しました。このチップは最大約86GB/秒のメモリ帯域幅をサポートし、Ice Lakeの2倍の性能です。これはXe LPグラフィックスエンジンへの供給に間違いなく役立つでしょう。
より堅牢なキャッシュと高速なメモリへの移行に伴い、オンチップファブリックもそれに合わせて進化していくのは当然のことです。Intelはデュアルリングバスマイクロアーキテクチャを採用しましたが、これはかつての高コア数Skylake-Xダイに搭載されていた従来のデュアルリングバスとは大きく異なります。当時のデュアルリングバスは、2つの異なるコアセットにサービスを提供し、リング間のホップを可能にするために、間にレイテンシを発生させるスイッチを配置していました。各リングの各バスは、1つのコアまたは要素のみにサービスを提供していました。この設計では、各バスが両方の双方向リングにサービスを提供するため、Willow Coveのデュアルリングバスは、実質的に2つのリングバスが互いにラップされた構造になっています。このアプローチにより、コヒーレントファブリックの帯域幅が2倍になり、通常はメモリ帯域幅の2倍（この場合は172GB/秒）になります。興味深いことに、Intelは高コア数チップを帯域幅の向上を理由にメッシュアーキテクチャに移行しましたが、Willow Coveではデュアルリングバス技術を採用しました。
Intelは、メモリに保存されたデータを保護するためにXTS/AES暗号化/復号アルゴリズムを使用するTotal Memory Encryption (TME)のサポートなど、いくつかの新しいセキュリティ機能も追加しました。Control-Flow Enforcement Technology (CET)は、一部の制御フローハイジャックマルウェアに対する保護機能を追加します。
改良されたメモリおよびファブリックサブシステムの一環として、Intelはコヒーレントファブリックとメモリサブシステムに自律的な動的電圧/周波数スケーリング（DVFS）を追加し、使用状況に応じて消費電力を調整できるようにしました。その他の電力強化には、ファブリック、PCIe、Type-C、温度センサーなどの新たにパワーゲーティングされたサブシステムを含む、CPU内の様々なクロックをすべてオフ/低減できる、より深いパッケージCステートが含まれます。Intelはまた、可能な限り固定レール電圧を下げ、低負荷レベルでのFIVR効率を向上させるために、詳細を明示しない変更を加えました。
Intelは、PCIe、Type-Cインターフェース、画像処理などのI/Oデバイスに一般的に使用される低消費電力・低性能トランジスタであるHigh-vTデバイスを改良しました。リーク電流を改善することでこれらのデバイスの効率が向上し、動作電圧の低減が可能になりました。この改良により、CPUコアまたはGPUコアの処理機能にSoCがより多くの電力を供給できるようになります。
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AMDのデスクトップRyzenチップとは異なり、Ryzen 4000「Renoir」モバイルAPUはPCIe 3.0インターフェースのみをサポートしています。つまり、Tiger LakeのPCIe 4.0接続はPCIe 3.0の2倍のスループットを提供し、IntelはついにZen 2ベースのチップに対して接続性で優位に立つことになります。また、IntelはついにCPUに直接接続するPCIeストレージデバイスのサポートも追加しました。つまり、このチップにはM.2ポートからCPUに直接接続されるレーン（SKUによって異なる）が搭載されています（Intelによると、これらのレーンはGPUにも使用可能とのことです）。
これまでIntelはPCIeストレージデバイスをPCH経由で接続していましたが、新しいCPU直結PCIe 4.0接続ではストレージのレイテンシが100ナノ秒短縮されると発表しています。ナノ秒単位で測定すれば確かに印象的ですが、ストレージ性能はミリ秒単位で測定されます。つまり、レイテンシが0.00009ミリ秒改善されるということになりますが、これはほとんど意味がありません。ちなみに、IntelのOptane SSDは市場で（断然）最速のSSDですが、レイテンシは0.014ミリ秒です。つまり、Intelの100ナノ秒という主張は、ストレージ性能の観点からは無意味です（通常のフラッシュベースのSSDのレイテンシは平均0.1～0.06ミリ秒です）。
少なくとも、ディスプレイ側では有意義な改善が見られます。Intelは、メモリからディスプレイへの64バイトの直接データパスを注入し、チップファブリック内の調停層をカットして堅牢なQoSを確保できるようにしました。これにより、スループットはSKUによって異なりますが、メモリからグラフィックスへの最大64GB / sのアイソクロナス低遅延パイプが得られます。上記のアルバムに記載されているものに加えて、AV1デコード、最大4つのディスプレイパイプライン、8K UHDおよびウルトラワイド、12ビットBT2020カラー、360HzおよびAdaptive Syncのサポートを検討しています。Tiger Lakeは最大6つの4K90センサー（サポートは4K30から開始）もサポートし、最大42メガピクセルの静止画を処理できます。これは、以前のIce Lakeの27MP制限を超えて増加しています。
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IntelはThunderbolt 4とUSB 4の統合サポートを「新しく」謳っていますが、これらは厳密には「新しい」プロトコルではありません。つまり、最大40Gb/sの速度を誇るThunderbolt 4は、前世代のThunderbolt 3（TB3）と同じ最大速度を維持し、新機能は搭載されていません。認証を取得するには、ベンダーはこれまでオプションだったハイエンド機能、例えば40Gb/sのデータスループット要件への対応や、2台の4Kディスプレイまたは1台の8Kディスプレイのサポートなどをすべて実現する必要があります。このアプローチはThunderbolt 3を取り巻く混乱を解消する上で確かに役立ちますが、ハードウェアの観点から見ると、速度とフィードは変わりません。
IntelはIce Lake向けに、最大4つのポート（ノートPCの各面に2つずつ）を提供する新しい両面Thunderbolt 3コントローラーアーキテクチャを設計しました。各ポートはチップ上のx4 PCIe 3.0ルートコンプレックスに接続されます。統合コントローラーは、CPUおよびPCHへの接続を介してThunderbolt 3接続を可能にするセカンダリチップであるTitan Ridgeによって実現される機能をIce Lakeダイにもたらしました。この実装では、20 GT/sで動作する8つのPCIeレーンを使用します。これは、8 GT/sで動作するTitan Ridgeの17レーンから削減されたもので、Thunderboltインターフェースに関連する消費電力、複雑さ、およびコンポーネントが削減されます。ベンダーは依然としてリタイマーと電源制御回路を追加する必要がありますが、全体として、この実装により設計が大幅に簡素化されます。Intelは新しい接続に関する詳細をあまり公開していませんが、同社がより高速なPCIe 4.0規格を活用してレーン数を削減するかどうかは興味深いところです。
Intelは、AVX-512を活用して畳み込みニューラルネットワークのパフォーマンスを向上させるAIブーストVNNI命令（別名DL Boost - INT8/INT16）のサポートを継続しています。Gaussian and Neural Accelerator（GNA）も復活しましたが、今回は新しい2.0リビジョンです。このSoC統合AIアクセラレータブロックは、低消費電力推論を用いて、翻訳や文字起こしなど、あらゆる種類の低消費電力音声ベースアプリケーションの処理に使用されます。Intelによると、このオフロードエンジンは、これらの処理中にCPU使用率を20%削減しながら、消費電力は1ギガOPS/mWと大幅に低減し、最大38ギガOPSのパフォーマンスを実現します。
今のところ、Tiger LakeとWillow Coveの概要は以上です。本日発表されたのは設計のアーキテクチャ部分のみであるため、市場に登場するプロセッサのリストやそれぞれの仕様はまだ不明です。発売が近づくにつれて、これらの詳細は今後数ヶ月で明らかになると思われますが、初期の兆候はIntelにとって明るい兆しを見せています。Tiger Lakeは、モバイル市場でIntelのライバルであるAMDのRyzen Mobileの攻勢に対し、待望の防御策となる可能性があります。AMDはRyzen Mobileの猛攻を受けており、Intelのライバルはモバイル市場で徐々にシェアを奪っています。いつものように、真価はシリコンに宿ります。Tiger Lakeが私たちのラボに届くのが待ち遠しいです。
ポール・アルコーンはTom's Hardware USの編集長です。CPU、ストレージ、エンタープライズハードウェアに関するニュースやレビューも執筆しています。
