IPおよび受託チップ設計を手掛けるAlphawave Semiは、TSMCのCoWoS（Chip-on-Wafer-on-Substrate）パッケージング技術を用いて製造されたシステムインパッケージのダイ間接続を可能にする業界初の3nm UCIeチップレットを開発しました。このチップレットは、ハイパースケーラー、HPC、AIといった需要の高い分野をターゲットとしており、ユーザーは幅広いシステムインパッケージ（SiP）を構築できます。
「TSMCの高度なパッケージングによる3nm 24 Gbps UCIeサブシステムのシリコンブリングアップの成功は、Alphawave Semiにとって重要なマイルストーンであり、TSMC 3DFabricエコシステムを活用してトップレベルの接続ソリューションを提供するという同社の専門知識を強調するものです」と、Alphawave SemiのカスタムシリコンおよびIP担当SVP兼GMであるMohit Gupta氏は述べています。
TSMCのN3製造ノードは使用コストが高いため、大規模なモノリシック設計を分離することは歩留まり向上に効果的です。そして、ここでAlphawaveのシリコン実証済みの3nmダイツーダイインターフェースIPが活躍します。このIPの重要な機能の一つは、TMSCのCoWoSとの互換性です。
この3nmチップレットは8Tbps/mmの帯域幅密度をサポートし、TSMCのCoWoS 2.5Dシリコンインターポーザーベースのパッケージングをターゲットとしています。このパッケージは、NVIDIAがAIおよびHPCアプリケーション向けのHopper H100および次世代Blackwell B100/B200 GPUに使用しているものと同じです。Alphawave SemiのUCIeチップレットサブシステムは、PHYとコントローラIPの両方を搭載し、ストリーミング、PCIe、CXL、AXI-4、AXI-S、CXS、CHIなど、幅広いプロトコルをサポートしています。このチップレットは、SiP内でさまざまな3nmコンポーネントを接続できます。
Alphawave SemiのUCIeサブシステムIPは、最新のUCIe仕様Rev 1.1に準拠しており、JTAG、BIST、DFT、Known Good Die (KGD)機能を含む広範なテストおよびデバッグ機能を備えています。このIPのもう一つの優れた機能は、レーンの健全性をリアルタイムで監視できることで、SiPの堅牢性を大幅に向上させます。
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アントン・シロフはTom's Hardwareの寄稿ライターです。過去数十年にわたり、CPUやGPUからスーパーコンピュータ、最新のプロセス技術や最新の製造ツールからハイテク業界のトレンドまで、あらゆる分野をカバーしてきました。
