インテルは、2022年のIEEE VLSIシンポジウムで「Intel 4」プロセスノードの詳細を発表し、Meteor Lakeコンピューティングダイの画像を公開しました。インテルは、新しい「Intel 4」ノードは前世代の「Intel 7」ノードと比較して、同じ消費電力で21.5%の周波数向上、または同じ周波数で40%の消費電力削減など、優れた結果を達成したと主張しています。また、面積スケーリングが2倍に向上し、高性能ライブラリのトランジスタ密度が2倍になったと主張しています。また、Intel 4ノードは、同社が初めてEUVリソグラフィーを採用したノードでもあります。これは、他にも多くの注目すべき進歩のほんの一部に過ぎず、以下で詳しく説明します。
インテルは10nmプロセスでの失敗により、プロセス技術のリーダーシップをTSMCに奪われ、CPU市場ではパフォーマンスのリーダーシップをAMDに譲り渡しました。そのため、2023年に市場投入される「Intel 4」プロセス（以下、「I4」と表記）に注目が集まっています。
インテルは10nmノードで2.7倍のスケーリング目標を達成するために、過度にアグレッシブなスケーリングを試みました。その結果、複数の新技術を同時に導入したため、開発に遅延が発生し、中には明らかに開発目標を達成できないものもありました。I4以降では、インテルはよりモジュール化されたアプローチを採用し、各ノードの進化に合わせて段階的に新技術を導入することで、より緩やかなペースを実現し、過去に見られたような遅延を回避したいと考えています。
Intelは、4年以内に5ノードを実現するという約束を果たすため、複数のノードを並行して開発しており、I4はその第2段階です。まずはMeteor Lakeのダイを詳しく見ていき、次にI4のプレゼンテーションの詳細を見ていきましょう。
Intel Meteor Lake ダイショット
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IntelのMeteor Lakeは、I4プロセスを採用した最初の製品となります。Intelは2022年4月にこのコンピューティングチップの稼働を開始し、既に複数のオペレーティングシステムを起動していると主張しています。Meteor Lakeは2023年の発売に向けて順調に進んでいるとIntelは発表しています。
Meteor Lakeは、Lakefieldプロセッサと同様に、IntelのFoveros 3Dパッケージング技術を採用します。しかし、Intelがこの最先端パッケージング技術を用いて量産体制に参入するのは今回が初めてとなります。
Intelは、4つのダイ（Intelの用語では「タイル」と呼ばれる）をTSV接続を介してインターポーザーに接続します。このインターポーザーがアクティブかパッシブか、またキャッシュやその他の制御回路を搭載するかどうかはIntelは明らかにしていません。Intelはこのインターポーザー上に、コンピューティングタイル、I/Oタイル、SOCタイル、グラフィックスタイルの4つのタイルを搭載します。
Intelは、コンピューティングタイルにはI4を使用することを明言していますが、他のタイルにどのノードを使用するかは明らかにしていません。今年初めのアナリストデーで、同社は上記のアルバムに掲載されている、MeteorおよびArrow Lakeプロセッサを搭載したTSMCのN3（3nm）ノードを記載したスライドを公開しました。これは主にグラフィックスタイルを構成すると考えられています。
Alder Lakeと同様に、Meteor Lakeチップはx86ハイブリッドアーキテクチャを採用しています。Meteor Lakeには、6つのpコアと8つのeコアが搭載されています。コンピューティングダイの分解図には、レイテンシとパフォーマンスが重視される作業に使用される、青色のRedwood Coveパフォーマンスコア（pコア）が6つあります。また、紫色のCrestmont効率コア（eコア）の4コアクラスターが2つあります。これらのコアは、バックグラウンドタスクやマルチスレッドタスクを担当します。チップの中央には、L3キャッシュと相互接続回路が搭載されています。IntelはSoCタイルとI/Oタイルの違いについて、まだ詳細な説明を提供していませんが、前者はメモリコントローラーやPCIeインターフェース、後者はThunderboltなどのPCHタイプのインターフェース向けである可能性があります。
Intel はここであまり情報を提供していませんが、コンピューティング ダイを動かす I4 プロセス ノードについては、はるかに広範な詳細を共有しました。
Intel 4プロセスノード
念のためお知らせしますが、Intelは最近、主要な競合他社（サードパーティファウンドリのTSMCとSamsung）と整合を図り、より統一された命名規則を採用するために、プロセスノードの名称を変更しました。Intelの現在の主力プロセスノードであるIntel 7は、以前は10nmと呼ばれていました。また、I4ノードは以前は7nmと呼ばれていました。混乱が生じないよう（少なくとも混乱が軽減されるように）、現在の命名規則を維持します。
インテルは競合他社と同様に、通常、各プロセスノードについて2つのバージョンを用意しています。1つは、性能を犠牲にして可能な限り多くのトランジスタを搭載することを目指す高密度ライブラリ、もう1つは、トランジスタ密度をある程度犠牲にして性能を向上させる高性能ライブラリです。当然のことながら、インテルとその競合他社は、マーケティングに使用する密度指標として、常に高密度ライブラリを参照しています。しかし、市場に出回っている主力の高性能チップのほとんどは、実際には低密度ライブラリを使用しています。
驚くべきことに、IntelはI4ノード向けに高密度ライブラリを開発しておらず、I4向けの高性能製品に特化する予定です。Intelによると、I4の後継となる「Intel 3」には、高性能ライブラリと高密度ライブラリの両方が搭載される予定です。注目すべきは、Intelが最近、設計をI4から「Intel 3」（I3）に変更するため、Granite Rapids Xeonの発売を2023年から2024年に延期すると発表したことです。
I4ノードはI3と前方互換性があるため、アーキテクチャの移植といった通常の時間のかかる手順を踏むことなく、I4とI3間で設計を移行できます。I3プロセスでは、トランジスタとインターコネクトが強化され、EUV層も増加することで設計がさらに簡素化されます。I3ノードはI4より18%高速化され、インテルがインテル・ファウンドリー・サービス（IFS）を通じて顧客に提供する最初の新ノードとなります（同社は既に既存の16nmノードを提供しています）。
I3 の後、Intel は 20A ノードと 18A ノードでオングストローム時代に移行し、新しい RibbonFET (ゲート全周囲/ナノシート) や PowerVia (裏面電源供給) 技術など、さらに珍しい新技術を導入する予定です。
スワイプして水平にスクロールします
| 行0 - セル0 | インテル4 | インテル 7 | TSMC N5 | TSMC N3 |
| HPライブラリ密度 | 160 MTr/mm^2（推定） | 80 MTr/mm^2 | 130 MTr/mm^2（推定） | 208 MTr/mm^2（推定） |
| HDライブラリ密度 | 計画なし | 100 MTr/mm^2 | 167 MTr/mm^2（推定） | 267 MTr/mm^2（推定） |
| ロジック密度 | 2倍 | 2.7倍 | 1.83倍 | 1.6倍 |
| パフォーマンス（ISOパワー） | 1.2倍 | 1.15倍 | 1.15倍 | 1.11倍 |
Intelは具体的なトランジスタ密度指標をまだ公開しておらず、2倍のスケーリングという基本的な主張をしています（このトピックについては後述します）。しかし、同社は将来的にMTr/mm^2（平方ミリメートルあたりのメガトランジスタ数）というトランジスタ密度指標を公開する予定であり、I4のトランジスタ密度は概ね2倍の面積スケーリングと一致すると述べています。そのため、上記の表（出典）では外挿されたトランジスタ密度を使用しています。これらの数値は推定値ですが、I4の密度はTSMCの高性能N5ライブラリとN3ライブラリの中間になると思われます。
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Intel 4（I4）は、前世代のI7プロセスと同じ消費電力で周波数が21.5%向上し、消費電力は40%削減されるとしています。前述の通り、Intelは複数の技術を結集することで、I7と比較して面積スケーリングが2倍に向上したと主張しています。
I4ノードは、製造工程の簡素化にEUVリソグラフィを大規模に採用したIntel初のノードであり、その成果は上記アルバムの2枚目と3枚目のスライドでご覧いただけます。Intelの前世代プロセスでは、スタックの一部の層を処理するために複数の液浸リソグラフィ工程が必要でしたが、EUVでは1回の露光で1つのパターンをエッチングできます。これにより、製造工程の当該部分における工程フローの工程数が3～5倍削減されます。
EUVは当然のことながら欠陥が少なく、歩留まりが向上します。処理速度も大幅に向上しますが、他にもメリットがあります。例えば、下層の金属積層は製造フローの各段階で位置合わせする必要があります。EUVは、製造フローの該当セクションで層の位置合わせを複数回行う必要がなく、1回で済むため、位置ずれによって発生する歩留まりの問題を軽減できます。これにより、歩留まりがさらに向上します。
インテルは製造フローの前工程と後工程の両方でEUVを使用しています。3枚目のスライドに示すように、その結果、I4はI7と比較してプロセスステップ数が5%削減され、マスク総数は20%削減されています。グラフ中央の外挿結果からもわかるように、EUVを使用しない場合、I4はI7よりも多くのステップが必要になります。残念ながら、インテルはEUVリソグラフィーでエッチングする正確な層数を明らかにしていません。
Intelのコンタクトオーバーアクティブゲート（COAG）はI7プロセスで初めて導入され、コンタクトをゲートのエッジ/外側からゲート上へ移動させることで密度を向上させました。この技術の第2世代は、I4プロセスにおけるさらなる密度向上に貢献しています。同様に、IntelはI7からダミーゲートを削除しましたが、I4ではアレイ間の拡散グリッドを削除することでこの技術をさらに改良しました。また、フィンの数も4つから3つに減らしました。
I4ノードは18層のメタル層を備えており、I7ノードの17層と比較して、より多層化されています。下層のメタル層には強化銅が導入され、性能を維持しながらエレクトロマイグレーションと信頼性が向上しています（詳細は後述）。また、スタック全体にわたってピッチが狭くなっています。（2層の厚いメタル層は電源配線用です。）
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電力、性能、面積（PPA）こそが、真価を発揮するところです。スライドには、I7と比較して、同じ（ISO）出力で21.5%の性能向上、つまり周波数/電圧曲線の下限値で40%の性能向上を実現したと記載されています。これは、上限電圧と下限電圧の両方の調整によって実現され、最終的には全体にわたってダイナミックレンジが向上しています。
I4プロセスには2種類のSRAMセルがあります。SRAMはロジックほど高速にスケーリングできないことはよく知られています。Intelは高密度セル（HDC）のスケーリング速度を0.77倍と発表しましたが、高電流セル（HCC）のスケーリング速度は公表していません。
トランジスタを接続する極細配線であるインターコネクトは、時とともに微細化を続け、今ではわずか数電子分の幅しかありません。そのため、トランジスタの小型化には配線の小型化が不可欠となるため、インターコネクトはトランジスタ密度の向上を阻む大きな障壁の一つとなっています。インテルはI7プロセスノードで銅ではなくコバルトを使用するようになり、その結果、性能が低下しました。また、これが絶え間ない遅延の原因の一つとなり、インテルがリーダーの地位を失ったとも噂されています。
Intelは、M0層からM4層にかけて強化銅を採用し、相互接続性能を向上させることを発表し、重要な下位層における改善点を示すスライド（上記アルバムの2枚目と3枚目）を公開しました。ここでは、I7ノードにおける2つのアプローチを見ることができます。1つはタンタルバリアを備えた純コバルト、もう1つは銅合金上に窒化タンタルバリアを形成するというものです。これら2つのアプローチは、それぞれ抵抗（性能）と信頼性（エレクトロマイグレーション）のどちらかに大きなトレードオフがあります。
I4プロセスでは、純銅の上にコバルトクラッドを施したタンタルバリア層を活用した「強化銅」設計を採用しています。この設計は、最高の性能と信頼性を実現します。
最後に、IntelはI7プロセスと比較してMIM容量密度が2倍に向上したことを発表しました。念のためお伝えすると、これはIntelが当時の10nmプロセスで「SuperMIM」と名付けたMetal-Insulator-Metal（MIM）コンデンサです。これはVdroopの抑制に役立ち、SIMD命令などの電力消費量の多い処理中にチップの局所的な電圧低下を解消することで、より長時間の持続的な周波数ポテンシャルを確保します。その結果、持続的なクロック速度が劇的に向上するはずです。
インテルのヒルズボロ工場はI4デバイスを初めて生産する施設となり、アイルランドのキャンパスはEUV装置を保有する唯一のインテルキャンパスであることから、次の候補地として有力視されています。インテルによると、Meteor Lakeは2023年に市場投入される予定で、市場投入が近づくにつれて、Intel 4についてより詳しい情報が明らかになるでしょう。
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ポール・アルコーンはTom's Hardware USの編集長です。CPU、ストレージ、エンタープライズハードウェアに関するニュースやレビューも執筆しています。
