Rambusは、メモリコントローラと検証済みの1024ビットPHYで構成されるHBM2Eソリューションが、ピンあたり4.0Gbpsという驚異的なデータ転送速度で動作することを実証しました。このデモンストレーションは、HBM2Eソリューションが拡張可能であり、JEDECのHBM2E規格で公式に定義されているピーク帯域幅よりも25%高い帯域幅を提供できることを潜在的な顧客に示すことを目的としています。
正式には、JEDECのHBM2E仕様はピンあたり3.2Gbpsのデータ転送速度を上限としていますが、SK Hynixは最近、3.6Gbps動作定格の16GB 1024ピンKGSD（Known-Good Stacked Die）の量産を開始しました。このようなスタックを活用するには、ASIC設計者は、PHY電圧オーバードライブなしでこのような高いデータレートをサポートできるコントローラと検証済みの物理インターフェースを必要とします。
3.2 Gbps では、1024 ピン HBM2E KGSD は 410 GB/秒のピーク帯域幅 (6 ピースの HBM2E サブシステムでは 2.46 TB/秒に相当) を提供しますが、4.0 Gbps ではスタックあたり 512 GB/秒という驚異的な帯域幅を実現します。
現在、3.6GbpsのHBM2E KGSDを提供しているのはSK Hynixのみであり、DRAMメーカーがHBM2Eスタックのデータレートを4.0Gbpsに引き上げる予定があるかどうか、またいつ引き上げる予定なのかは不明です。しかし、Rambus社は、人工知能（AI）や高性能コンピューティング（HPC）アプリケーション向けに、帯域幅を大量に消費する今後のASICの設計者にとって、特定の種類のメモリがどの程度拡張可能であるかを把握することが重要だと述べています。
Rambus HBM2EコントローラコアはDFI 3.1に準拠し、AXI、OCP、およびASICロジックへの接続に独自のインターフェースをサポートしています。このコントローラは最大24Gbのチャネル密度と12-Hi KGSDに対応し、最大36GBのメモリスタックをサポートします。理論上、チップ設計者は144GBのHBM2Eメモリ（6つのHBM2Eスタックを使用）を搭載し、ピーク帯域幅3TB/sの2.5D ASICを構築できます。
「ラムバスはHBM2Eの性能を3.6Gbpsまで保証していますが、当社のシリコンは4.0Gbpsまでのパフォーマンスを実証しているので、設計の余地はあります」とラムバスのIPコア製品マーケティング担当シニアディレクター、フランク・フェロ氏は述べた。
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アントン・シロフはTom's Hardwareの寄稿ライターです。過去数十年にわたり、CPUやGPUからスーパーコンピュータ、最新のプロセス技術や最新の製造ツールからハイテク業界のトレンドまで、あらゆる分野をカバーしてきました。
