TSMCは、最大9種類のレチクルサイズに対応するインターポーザーと12個のHBM4メモリスタックを提供する超大型CoWoS（チップ・オン・ウェーハ・オン・サブストレート）パッケージング技術の認定を2027年に開始する予定であると、今月開催された欧州オープンイノベーションプラットフォーム（OIP）フォーラムで発表した。この新しいパッケージング手法は、最も高い性能が求められるアプリケーションに対応し、AIやHPCチップ設計者が手のひらサイズのプロセッサを開発することを可能にする。
TSMCは毎年新しいプロセス技術を導入し、顧客の電力、性能、面積（PPA）向上のニーズに最大限応えています。しかし、さらなる性能を求める顧客の中には、EUVリソグラフィ装置のレチクルサイズ制限である858mm²では不十分な場合もあります。こうした顧客は、TSMCのCoWoS技術を用いてパッケージングされたマルチチップレットソリューションを選択しており、近年、同社はこの手法を複数回にわたって提供しています。
オリジナルのCoWoSは、2016年に約1.5レチクルサイズのチップパッケージを実現し、その後、現在では3.3レチクルサイズへと進化し、8つのHBM3スタックを1つのパッケージに搭載できるようになりました。TSMCは次に、2025～2026年に最大12個のHBM4メモリスタックを搭載した5.5レチクルサイズのパッケージをリリースすると約束しています。しかし、これは同社のCoWoSの最終バージョンには及ばず、最大9レチクルサイズのシステムインパッケージ（SiP）に12個、あるいはそれ以上のHBM4モジュールを搭載することが可能になります。
12 個の HBM4 スタックを備えた 9 レチクルの「スーパー キャリア」CoWoS (チップレットとメモリ用に最大 7,722 mm2 を提供) は 2027 年に認定される予定であるため、2027 ～ 2028 年に超ハイエンド AI プロセッサに採用されると予想するのが妥当です。
TSMCは、同社の先進的なパッケージング手法を採用する企業が、システムオンインテグレーテッドチップ（SoIC）の先進的なパッケージング技術を用いてロジックを垂直方向に積層し、トランジスタ数と性能をさらに向上させることを確信しています。実際、TSMCは9レチクルCoWoSにおいて、顧客が2nmクラスのダイの上に1.6nmクラスのダイを配置することを想定しており、非常に高いトランジスタ密度が求められています。
しかし、これらの超大型CoWoSパッケージには大きな課題があります。5.5レチクルCoWoSパッケージでは100×100 mmを超える基板が必要となり（これは102×165 mmというOAM 2.0規格のサイズ制限に近づいています）、9レチクルCoWoSでは120×120 mmを超える基板が必要になります。このような基板の大型化は、システムの設計方法や、システムをサポートするデータセンターの設備に影響を与えます。特に電力と冷却が重要です。電力に関しては、ラックあたり数百キロワット規模のシステムが必要ですが、冷却に関しては、高出力プロセッサを効率的に管理するために、液冷や液浸冷却といった技術が求められます。
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アントン・シロフはTom's Hardwareの寄稿ライターです。過去数十年にわたり、CPUやGPUからスーパーコンピュータ、最新のプロセス技術や最新の製造ツールからハイテク業界のトレンドまで、あらゆる分野をカバーしてきました。
