4層3Dウェーハスタッキング技術が未来のチップを実現する

真の次世代3Dチップスタッキングは間近に迫っているかもしれません。マイクロエレクトロニクス研究所（IME）の研究者たちが、最大4層の半導体層を積層できる画期的な技術を開発したのです。これにより、従来の2D製造技術と比較して最大50%のコスト削減が可能になり、この技術は将来、最高クラスのCPUやグラフィックカードに採用される可能性が高くなります。

この成果は、AMDが発表し、今年末までにコンピューターに搭載される予定のTSMC対応SRAMスタッキングの一歩前進です。このプロセスでは現在、2つのダイ（AMDの場合、レイヤー1にZen 3 CCX、レイヤー2に96MBのSRAMキャッシュ）しか接合できません。IMEの研究者たちは、異なるダイ間の通信を可能にする情報ハイウェイであるTSV（シリコン貫通ビア）を介して、4つの別々のシリコン層を接合することに成功したプロセスを示しました。 

TSVとそれが実現するアクティブ・ウェーハ・スタッキングは、ムーアの法則を維持（ひいては改善）するための最も重要な技術革新の一つとして高く評価されています。これは、TSVによって、性能目標を達成するために極めて高い周波数で動作する必要のない、より幅広い情報バスが可能になるためです。これにより、以前は水平に配置されていた一部のコンポーネントを垂直に積層できるため、より高密度な設計が可能になります。また、電力効率と放熱効率が向上し、歩留まりも向上します。歩留まりの向上は、例えばCPUに搭載される様々なコンポーネントを、従来のモノリシック方式ではなく、異なるウェーハで製造できるようになったためです。これにより、製造欠陥に対する耐性が自動的に向上します。

IMEが実装した製造手法は、「積層後にフェイス・ツー・フェイスとバック・ツー・バックのウェーハ接合をワンステップTSVと組み合わせる」ことで実現しました。これは、第1層（ベース層）の「表面」が第2層（ベース層もこれに面している）に向かい、第2層の「裏面」が第3層の裏面に向かい、第3層が第4層の表面と向き合うことを意味します。これらの層が接合された後、IMEは特別に設計された経路に沿ってエッチングを行い、「パンチ」加工を行いました。この経路が最終的にデータが流れるTSVとなります。

垂直性を高めることで効率は向上するにもかかわらず、放熱に悪影響を与えるとお考えなら、その通りです。だからこそ、（現在）ダイに直接冷却する特殊な技術が開発されているのです。データキューブはまもなくSFの世界の枠を越える存在になるでしょう。