Intel、AMD、Arm、TSMC、Samsungなど、業界の主要企業が本日、オープンソース設計によるチップレット間のダイ間相互接続を標準化し、コスト削減と検証済みチップレットのエコシステムの拡大を目指す、新たなUniversal Chiplet Interconnect Express（UCIe）コンソーシアムを発表しました。UCIeは最終的に、USB、PCIe、NVMeといった他の接続規格と同様にユビキタスかつユニバーサルな規格となることを目指しつつ、チップレット接続において卓越した電力と性能メトリクスを提供することを目指しています。注目すべきは、主要ファウンドリ3社すべてがこの技術を採用するだけでなく、x86およびArmエコシステムも採用するということです（RISC-VとNvidiaは残念ながら採用されていません）。
チップレットの利点、例えばコスト削減や単一パッケージでの異なるプロセスノードの使用などは広く知られており、ムーアの法則の衰退に伴い、ますます困難になるスケーリング問題にチップメーカーが取り組む上で不可欠な要素となっています。チップレットの長期的なビジョンは、チップメーカーが独自の特殊チップレットを開発し、それを他社の既成チップレット設計と組み合わせることで、レゴのように独自のチップを構築し、コストを削減しながら市場投入までの時間を短縮できるようにすることです。
しかし、チップレット間の接続が標準化されていないため、様々なカスタマイズされた独自のインターコネクトが生まれており、最新のチップレットは他の設計とプラグアンドプレイで接続することはできません。さらに、業界では長年、チップレットの設計とインターコネクトに関する標準化された検証と検証が著しく不足しており、既製のチップレットエコシステムの構築は不可能でした。
この新しい UCIe 相互接続により、コア、メモリ、I/O などのチップレット間の標準化された接続が可能になります。この接続は、オンダイ接続と似た外観と動作を持ちながら、他のコンポーネントへのオフダイ接続も可能にします。この設計では、ラックスケール設計に十分な低レイテンシと十分な高帯域幅も実現でき、PCIe や CXL などの既存のプロトコルに依存します。
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UCIeは、物理層とダイ間アダプタを備えた階層型プロトコルです。2枚目のスライドに示すように、物理層は複数の企業が提供するあらゆるタイプのパッケージングオプションで構成できます。これには、標準的な2Dパッケージングに加え、IntelのシリコンブリッジEMIB、TSMCのインターポーザベースのCoWoS、FOCoS-Bのようなファンアウトインターポーザアプローチといった、より高度な2.5Dパッケージングが含まれます。UCIe規格は、将来的には3Dパッケージングインターコネクトにも拡張される予定です。
プロトコル層は物理層の上に実行され、初期の仕様ではPCIeまたはオープンなCompute eXpress Link（CXL - 元々はIntelが寄贈）プロトコルを採用しています。PCIeプロトコルは幅広い相互運用性と柔軟性を提供し、CXLはメモリ（cxl.mem）、I/O（cxl.io）、GPUやASICなどのアクセラレータ（cxl.cache）といった、より高度な低レイテンシ／高スループット接続に使用できます。当初の仕様ではPCIeとCXLが現在のプロトコルとして採用されていましたが、将来的には他のプロトコルも含まれるように拡張される予定です。
インテルは以前、EMIBにAdvanced Interconnect Bus (AIB)とUIBという2つのインターフェースIPブロックを使用していました。インテルは以前、標準化されたチップレット・エコシステムを促進する試みの一環として、AIBをオープンソースのロイヤリティフリー標準として寄贈しましたが、業界ではあまり支持されませんでした。しかし、UCIeとAIBは本質的に相互運用性がありません（特別なサブセット設計によって両方を使用可能にすることが可能です）。そのため、インテルは現在のAIB実装を引き続き完全にサポートしますが、それ以上の開発はすべて中止し、UCIeに移行します。
UCIe仕様には、チップパッケージ外への接続を拡張できるリタイマー設計も含まれており、プールメモリ、コンピューティング、アクセラレータリソースなどの他のコンポーネントへの光および電気接続を可能にします。優れたパフォーマンス指標（後述）を踏まえ、UCIeコンソーシアムは、この相互接続によって、業界が数十年にわたり大量生産に苦労してきたラックスケールの分散型システムを最終的に実現できると考えています。ダイとラック間の接続では、PCIe用のネイティブCXL（変換不要）を使用して通信できるため、このような設計に必要なレイテンシと帯域幅を最終的に提供できるようになる可能性があります。さらに、必要に応じて他の種類のプロトコルも使用できます。
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コンソーシアムは非常に積極的な性能と面積の目標を掲げており、ハイエンドデバイスだけでなく、幅広い用途に合わせて接続をカスタマイズするための多くの要素が存在します。コンソーシアムは目標を2つの大きな範囲に分け、標準的な2Dパッケージング技術と、より高度な2.5D技術（EMIB、CoWoSなど）を採用しています。当然のことながら、高度なパッケージングオプションはより高い帯域幅と高密度を実現します。
設定可能な要素には、データレート（4～32GT/s）、幅（レーン数）、バンプピッチ（接続密度）、チャネルリーチ（物理接続の長さ）などがあります。レイテンシは2ナノ秒未満です。特筆すべきは、チャネルリーチが2mm（ダイの非常に近いアライメントが可能）から、より長いリーチのアプリケーション向けの25mmまで拡張できることです。ただし、最初のスライドで概説した他の指標と同様に、これらはあくまでも主要な目標値です。例えば、設計者は周波数を下げるだけで接続を25mmより長く延長できます。
最高性能のデバイスでは、可能な限り小さな面積に、可能な限り低レイテンシの帯域幅を詰め込むことが重視されることが多いです。しかし、ほとんどの設計ではそこまでの性能は求められないため、設計者は複数の手段を用いて設計をカスタマイズできます。そのため、最初のスライドにある「主要指標の目標値」のセクションは、様々な設計上の選択に応じて変化します。
例えば、BWショアライン（1mmあたりGB/秒）とBW密度（1mm2あたりGB数）の予測は、45ミクロンのバンプピッチに基づいています。しかし、仕様では25ミクロンという低いバンプピッチもサポートしており、その場合、これらの値は3倍以上に増加します。つまり、UCIe接続では1mm2あたり最大3.8TB/秒のスループットが実現できるということです。しかし、これらの値を緩和することで電力効率を向上させることができ、ほぼあらゆるユースケースに対応できる複数の最適化軸が明らかになります。さらに、コンソーシアムは電力効率を念頭に置いて仕様を構築し、電源オン状態と電源オフ状態からの高速な遷移（ナノ秒未満）などの高度な機能に対応しています。
UCIe仕様は、オンパッケージインターコネクトをオンダイインターコネクトに可能な限り近づけつつ、必要なあらゆるタイプのパフォーマンスやパッケージング技術を実現できる豊富なオプションを提供することを目指しています。しかし、UCIe仕様には、Open Compute ProjectのBunch of Wires（BoW）仕様という競合が存在します。BoW仕様もチップレット設計の民主化を目的として設計されており、優れたパフォーマンス仕様を誇りますが、UCIeほど柔軟性はありません。例えば、BoWの電力効率は0.7～0.5 pJ/bit（ピコジュール/ビット）ですが、UCIeで利用可能な様々なレバーによって0.5～0.25 pJ/bitの範囲で電力効率を実現できます（これは使用するプロセスノードによって異なる場合があります）。
BoW仕様は固定の16 GT/sをサポートしますが、UCIeは構成可能で最大32 GT/sまで拡張可能です。また、UCIeはShoreline帯域幅密度（1280 Gbps対最大3.8 Tb/s）などの他の指標でもリードしており、MCPパッケージングに限定されています。一方、UCIeは2Dおよび2.5Dパッケージングオプションの大部分をサポートできます。
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相互接続の標準化は、あらゆるデバイスの広範な検証、コンプライアンス、そして相互運用性を向上させるための最初のステップの一つです。残念ながら、半導体業界は長年、チップレットの広く受け入れられている検証、検証、そして認定プロセスの欠如に悩まされており、それが幅広い採用を妨げています。UCIeコンソーシアムはこれらの側面に重点的に取り組んでおり、初期のUCIe 1.0仕様では、検証と専用サイドバンドチャネルなどの組み込み機能に焦点を当てた章を設け、これらの取り組みを支援しています。
全体的に見て、UCIe仕様は有望に見えますが、広範なサポートが不可欠です。現在業界で必須となっているCXL仕様（Intel Sapphire Rapids、AMD EPYC Genoa、Arm設計でサポートされる予定）と同様に、コンソーシアムは一流スポンサーのリストを市場に投入しており、このリストはCXLと同様に急速に拡大すると予想されます。
スポンサーには、AMD、Intel、Samsung、Arm、ASE、TSMC、Google、Meta、Microsoft、Qualcommなどが含まれます。上位3社のファウンドリを含む、非常に印象的なリストであり、これは重要な点です。注目すべきは、Nvidiaは現在参加しておらず、RISC-Vの兆候も見られないことです。
UCIe 1.0 仕様は現在公開されており、コンソーシアムにはホワイトペーパーやその他のリソースが掲載された Web サイトもあります。
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ポール・アルコーンはTom's Hardware USの編集長です。CPU、ストレージ、エンタープライズハードウェアに関するニュースやレビューも執筆しています。
