UCIeコンソーシアムは水曜日にUCIe仕様のバージョン2.0をリリースしました。このバージョンでは、異なるチップレットにまたがるシステムアーキテクチャの標準化された管理と、ハイブリッドボンディングと可変サイズのバンプピッチを備えたチップレットの業界標準3Dパッケージングをサポートします。この新しい仕様により、異なるベンダーのチップレットを含むシステムインパッケージ（SiP）の開発、構築、管理が容易になります。
現状では、UCIeチップレットを搭載したSiPは、複数のベンダーのチップレットを使用する場合、チップレットごとに複数の管理フレームワークを使用する必要があります。UCIe 2.0仕様では、SiPライフサイクル全体を通じて複数のチップレットにわたる管理性、テスト性、デバッグ性（Dfx）に対応する、標準化された管理システムアーキテクチャが導入されています。さらに、この新仕様ではオプションとしてUCIe DFxアーキテクチャ（UDA）が定義されています。UDAは、ベンダーに依存しないテスト、テレメトリ、デバッグファブリックを各チップレット内に統合し、マルチチップ・システム・オン・パッケージの開発と立ち上げを簡素化します。
UCIe 2.0のもう一つの重要な特徴は、3Dパッケージングのサポートです。UCIe-3Dは、1ミクロン以下、10～25ミクロンのバンプをサポートするハイブリッドボンディングに最適化されており、柔軟性と拡張性を提供します。これらの数値を具体的に説明すると、IntelのFoveros 3Dテクノロジーは36ミクロンのバンプピッチを特徴とし、1平方ミリメートルあたり最大770マイクロバンプ、1ミリメートルあたり160GB/秒の帯域幅をサポートします。将来的には、25ミクロンおよび18ミクロンのマイクロバンプが実現され、相互接続密度が大幅に向上します。UCIe-3Dは、チップメーカーが現在想定している密度をはるかに超える密度をサポートし、長期的な使用を想定した仕様となっています。
最後に、UCIe 2.0仕様には、相互運用性と効果的なコンプライアンステストを確保するために最適化されたパッケージ設計が含まれています。コンプライアンステストの目的は、テスト対象デバイス（DUT）のメインバンド対応機能を、既知の良好なUCIeリファレンス実装と比較して検証することです。この仕様は、物理コンポーネント、アダプタ、およびプロトコルをテストするための初期フレームワークを確立します。
「UCIeコンソーシアムは、急速に変化する半導体業界のニーズに応えるため、多様なチップレットをサポートしています」と、UCIeコンソーシアムプレジデント兼サムスンコーポレートバイスプレジデントのパク・チョルミン氏は述べています。「UCIe 2.0仕様は、包括的なソリューションスタックを開発し、チップレットソリューション間の相互運用性を促進することで、これまでの仕様を基盤としています。これは、コンソーシアムがオープンチップレットエコシステムの発展に尽力していることの、もう一つの例です。」
Tom's Hardware の最高のニュースと詳細なレビューをあなたの受信箱に直接お届けします。
アントン・シロフはTom's Hardwareの寄稿ライターです。過去数十年にわたり、CPUやGPUからスーパーコンピュータ、最新のプロセス技術や最新の製造ツールからハイテク業界のトレンドまで、あらゆる分野をカバーしてきました。
