インテルのTiger Lakeが躍進：10nmチップはL3キャッシュを50%増量し、AVX-512を搭載

Twitterの@InstLatX64によるプロセッサダンプ投稿によると、Tiger Lake-UはL3キャッシュ容量が8MBから12MBへと50%増加します。これは、コアあたりL3キャッシュが最大3MBに増加することを意味します。

このイメージには、サポートされている命令セットを表すフラグも多数含まれています。Sunny Coveと同様にAVX-512のサポートは確認されていますが、来年初めに発売されるCooper Lake Xeonプロセッサのようにbfloat16をサポートしていた場合、avx512_bfフラグが期待されるはずですが、このフラグは搭載されていないようです。

しかし、最も注目すべきは、このダンプでクアッドコアのTiger Lake-UのL3キャッシュが合計12MBであることが示されたことです。これは50%の増加であり、コアあたり3MBのL3スライスに相当します。これは、IntelがTiger LakeのCPUコアであるWillow Cove向けに公開したキャッシュの再設計と一致しますが、キャッシュの再設計は単なるサイズの増加以上の大きな変更を示唆している可能性があります。例えば、キャッシュが大きくなるほどレイテンシが高くなるため、内部的にはきめ細かいチューニングが施されている可能性があります。

以前お伝えした通り、Tiger Lakeは来年発売予定です。Tiger Lakeのベンチマークデータもリークされており、新しいディスプレイ機能と大幅な命令セットアップデートを備えた第12世代Xeグラフィックスを搭載するようです。