ロサンゼルス（カリフォルニア州）- UCLAの研究チームは、製造プロセスに一切変更を加えることなく、トランジスタの性能を少なくとも5%向上させることに成功しました。研究チームは、回路形状を作成するために使用された初期設計のみに着目しました。この研究により、論理ゲート、相互接続、ノードに使用される標準的なモデルよりも30%短い配線が実現しました。コンピュータ設計段階でレイアウトを最適化するだけで、他の要素を考慮せずに性能と速度をさらに向上できることを発見しました。
これは一見簡単なことのように見えるかもしれませんが、結局のところは時間をかけて計算することが大切です。UCLAの教授であり、コンピュータサイエンス学科長でもあるジェイソン・コング氏によると、「この問題を数学的にモデル化するのはかなり簡単です。ノードはグラフ上の点、インターコネクトは3つ以上のノードを結ぶハイパーエッジと考えることができます。数学を用いて配置問題をどのように解決すべきかを決定することができます。私たちはマルチスケール法と呼ばれる数学的手法を用いています。これは、解けるほど小さな数学的問題が得られるまでノードをグループ化していく手法です。」UCLAの数学大学院生であるエリック・ラドケ氏は、「ノードの配置場所を含め、チップ自体の物理設計には大きな改善の余地があることが分かりました」と述べています。
現在では、データベース内に、特定の製造層の 3D 回路の各部分をそれぞれ表す単純な線のリストがあるのではなく、関連する形状の複雑なデータベースが存在し、これを現在のレーザー技術の現実世界の特性に数学的に適用すると、作成者の当初の設計どおりに回路線が適切な場所に描画されます。
OPC の最終結果は、次の画像のように、一連の非常に小さな直線を作成するための一連の長方形、ボックス、線、および正方形になります。
チャン氏、コン氏、そして彼らの大学院生たちは、2005年に国際物理設計シンポジウム（ISPD）での研究で賞を受賞しました。彼らの元学生であるケントン・シー氏とミン・シー氏と共同開発した配置ソフトウェアは、同じくISPDが主催した2006年の回路配置コンテストで、配線長において最優秀賞を受賞しました。彼らの研究は、全米科学財団（NSF）と、半導体（および関連技術）に関する世界有数の大学研究コンソーシアムであるセミコンダクター・リサーチ・コーポレーション（SRC）の資金提供を受けています。
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著者の意見：
Intel、Samsung、AMDといった大手製造企業が、このようなトランジスタ設計上の考慮事項を既に考慮に入れていないとしたら、非常に驚きます。その時点では、すべてが製造プロセスとして合理的に可能な限り高度に最適化されているはずです。しかし、まだそれが必要とされていないのかもしれません。5%の向上は素晴らしいですが、そこに到達するためにコンパイルアルゴリズム全体を刷新する必要があるとしたら、それだけの価値はないかもしれません。
