3D半導体統合企業であるMonolithIC 3DのCEO、Zvi Or-Bach氏は2014年に、トランジスタあたりのコストが28nmで低下しなくなったことを示す分析結果を発表しました。最近、GoogleのMilind Shah氏によってこの結果が裏付けられました。Shah氏は、TSMCが28nmプレーナプロセス技術を量産開始した2012年以降、1億ゲートのトランジスタあたりのコストは実際には上昇していることを実証しました（Semiconductor Digestの報道による）。
Google の調査結果によると、「トランジスタのコスト削減 (0.7 倍) は 28 nm で停滞し、世代を超えて横ばい状態が続いている」という。
実際、業界展示会IEDMでGoogleのミリンド・シャー氏が発表したグラフによると、28nmに正規化した1億個のトランジスタのコストは、実際には横ばい、あるいはむしろ増加傾向にあります。このコストスケーリングの欠如は、一部のチップ設計において最新ノードを採用することの魅力を低下させています。さらに、コストと性能を最適化するために、最先端ノードを用いて単一のシリコンで構成されたモノリシック設計を製造するのではなく、一部の設計を分解、つまりチップレットに分割する方が魅力的に映ります。
AMDのRyzenデスクトップCPUとIntelのMeteor LakeノートPCCPUは、クライアントコンピューティング分野における分散設計の最も顕著な例です。これらは、異なる工場で異なるプロセス技術を用いて製造された3つまたは4つのチップレットで構成されています。データセンター分野では、AMDの大成功を収めたEPYCデータセンターCPUがもう一つの例です。AMDやIntelのような数十億ドル規模の企業は、設計オプションを慎重に評価し、保有する最高の技術を用いて製品を開発することができます。しかし、小規模なメーカーにとっては、物事はそれほど簡単ではないかもしれません。
まず、マルチチップレット設計はモノリシック設計よりも消費電力が大きい傾向があるため、モバイルデバイスには必ずしも最適な選択肢とは言えません。次に、マルチチップレットの統合はエンジニアリングの難しさから、MonolithIC 3Dのような企業がマルチチップレット統合サービスを提供していますが（最終的にはIntelのFoverosやTSMCのCoWoSといった高度なパッケージング技術を使用します）、これらのサービスには費用がかかります。さらに、高度なパッケージング技術は高価であり、CoWoSの割り当てを得るのは最先端ノードの割り当てを得るのと同じくらい困難です。
そのため、新しいノードによってトランジスタが安くなることはないかもしれませんが、効率的に分解できない、または製造上の複雑さのために分解するのが難しい多くの設計にとって、新しいノードは依然として大きな意味を持ちます。
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アントン・シロフはTom's Hardwareの寄稿ライターです。過去数十年にわたり、CPUやGPUからスーパーコンピュータ、最新のプロセス技術や最新の製造ツールからハイテク業界のトレンドまで、あらゆる分野をカバーしてきました。
