AMDのEPYC「Bergamo」とZen 4cの詳細：Zen 4と同じだが、より高密度

マイクロアーキテクチャレベルでは、Zen 4cはZen 4と同じ設計を維持しており、機能やクロックあたりの命令数性能も同一ですが、構成と実装は大幅に異なるとSemiAnalysisは主張しています。Zen 4cの「Dionysus」コアは、Zen 4の「Persephone」コアと比較して約35.4%小型化されています。これを実現するために、AMDはいくつかの設計上の工夫を凝らしました。アナリストたちは次のように考えています。 

• ブーストクロックのターゲット周波数を3.70GHzから3.10GHzに引き下げました。これによりタイミングクロージャが簡素化され、緩和されたタイミング制約を満たすためのバッファセルの追加の必要性が減少しました。今日の設計は配線密度と配線混雑によって制約を受けることが多いため、周波数を下げることで信号経路をより密集させ、スタンダードセルの密度を高めることができます。
• これにより、ダイの物理パーティションの数が削減され、ロジックがより密集したため、デバッグや修正の導入が難しくなりましたが、ダイのサイズは縮小されました。
• Zen 4cでは、SRAM面積を削減するため、Zen 4の8TデュアルポートSRAM回路に対し、より高密度の6TデュアルポートSRAMセルを採用しました。その結果、Zen 4とZen 4cのコアのL1キャッシュとL2キャッシュのサイズはほぼ同等ですが、Zen 4cのキャッシュの使用面積は小さくなっています。しかし、これらのキャッシュの速度はZen 4のキャッシュほど速くありません。 
• 最後に、シリコンをさらに節約するために、3D V-Cache のシリコン貫通ビア (TSV) アレイを削除しました。 

AMDがダイ面積削減に用いた手法はこれだけではありません。SemiAnalysisによると、AMDのBergamoは、8個のVindhyaコアコンプレックスダイ（CCD）をベースにしており、16個のZen 4cコアを搭載しています（CCDあたり8個のZen 4コアから増加）。これはコアの小型化によるものですが、クロック速度のポテンシャルにも影響を与えています。各CCDには、2個の8コアコアコンプレックス（CCX）と32MBのL3キャッシュ（CCXあたり16MB）も搭載されています。一方、Zen 4 CCXは1個あたり32MBのL2キャッシュを搭載しており、Zen 4c CCXと比較してサイズが大幅に増加しています。 

全体的に見て、AMDのZen 4cとBergamoは、128個のZen 4クラスのコアをGenoaと同じ360W～400Wの消費電力枠に収める必要があったため、設計の方向性を大きく転換したと言えるでしょう。周波数目標の引き下げ、より高密度なSRAMセルの使用、そしてCCXあたりのL3を半分に削減することで、AMDはコア数を増やすことができましたが、それがコアあたりのパフォーマンスにどのような影響を与えたかはまだ解明されていません。