サムスンファウンドリーは 本日、3GAE製造プロセスを用いたチップの初期生産を開始したと 発表した。この新しい3GAE（3nmクラスのゲート・オール・アラウンド・アーリー）製造技術は、性能向上、消費電力削減、トランジスタ密度向上を実現するとされている。しかし、そのためには初期設計をノードに合わせて調整する必要があり、3nm GAAはまだ全てのユーザーにとって最適な技術ではない。
「半導体技術の世界的リーダーであるサムスン電子は本日、ゲート・オール・アラウンド（GAA）トランジスタアーキテクチャを適用した3ナノメートル（nm）プロセスノードの初期生産を開始したと発表した」と同社の声明には記されている。
サムスンは、3GAEゲートオールアラウンド電界効果トランジスタ（GAAFET）をマルチブリッジチャネル電界効果トランジスタ（MBCFET）と名付けています。ゲートが4辺すべてチャネルに囲まれているため、リーク電流が低減されていることが、このトランジスタの重要な特徴の一つです。もう一つの利点は、チャネルの厚さを調整することで、性能向上や消費電力の低減が図れることです。理論上はこれが3GAEの真髄ですが、実際にはそれほど単純ではありません。
Samsung Foundry（SF）のプレスリリースによると、同社の3GAEプロセスは、同じ密度と周波数でチップの消費電力を最大45%削減できます。SFの5nmクラスノード（5LPPと想定）と比較して、同じ複雑さとクロック数でパフォーマンスを23%向上させ、IC面積を16%削減できます（同じチップを想定）。
以前、同社は3GAE製造ノードを自社の7LPPプロセスと比較しており、PPA（電力、性能、面積）の数値ははるかに優れていたが、今回は非常に特殊なケースについて話しているようだ。以下はサムスンからの引用である。
さらに、GAAの設計柔軟性は、設計技術協調最適化（DTCO）に非常に有利であり、電力、性能、面積（PPA）のメリットを高めるのに役立ちます。5nmプロセスと比較して、第1世代の3nmプロセスは消費電力を最大45%削減し、性能を23%向上させ、面積を16%削減できます。一方、第2世代の3nmプロセスは、消費電力を最大50%削減し、性能を30%向上させ、面積を35%削減します。
この具体的な事例はDTCOと呼ばれ、AMD（2009年にファブレス化以前）やIntelを注視している私たちにとっては非常に馴染み深いものです。DTCOとは、チップ設計の標準セルと回路を特定のプロセス技術の能力に合わせてカスタマイズすることで、性能を最大化し、消費電力とコストを削減する手法です。Samsung Foundryが3GAEについて挙げている電力、性能、面積の優位性に関する数値は、既にこうした最適化を考慮に入れており、これは同社の初期ノードではおそらく典型的なものです。これらの技術は一般的にSamsung全体を対象としており、PPA（製品価格調整）から特定のメリットを求め、DTCOへの投資を厭わない特定のアーリーアダプターも含まれています。
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DTCOは非常に費用のかかる事業であり、投資を希望する企業はごくわずかです。サムスン（全体）の場合、Samsung LSI（チップ開発部門）がそのような顧客の一つです。しかし、4月下旬にGAA 3nmプロセスの「量産」を発表したにもかかわらず、サムスンは現時点では「初期生産に入った」としか発表していません。
「初期生産」という用語は、様々な解釈が可能です（例えば、最初のウェハがパイプラインに入ったばかりの、量産開始の早期段階など）。しかし、Samsungの電子設計自動化（EDA）ツールパートナーであるAnsys、Cadence、Siemens、Synopsysが、3nm GAAノード（現在は3GAEプロセスと3GAPプロセスが含まれ、後者は2023年にリリース予定）をサポートするソフトウェアを準備していることは、明るい兆しです。
しかし、サムスンの 3GAE が量産の面でどこまで進んでいるかに関係なく、Samsung Foundry は、ゲートオールアラウンドトランジスタを搭載したチップの世界初の製造業者として正式にブランド化されることになります。
アントン・シロフはTom's Hardwareの寄稿ライターです。過去数十年にわたり、CPUやGPUからスーパーコンピュータ、最新のプロセス技術や最新の製造ツールからハイテク業界のトレンドまで、あらゆる分野をカバーしてきました。
